Поиск

Полнотекстовый поиск:
Где искать:
везде
только в названии
только в тексте
Выводить:
описание
слова в тексте
только заголовок

Рекомендуем ознакомиться

'Решение'
Переход к высоким технологиям производства товаров (услуг) имеет два принципиальных аспекта. Во-первых, он должен усиливать уровень экологизации наци...полностью>>
'Документ'
В целях совершенствования работы с документами, обеспечения единого подхода к организации делопроизводства и документооборота в администрации городск...полностью>>
'Документ'
Якоб Людвиг Феликс Мендельсон-Бартольди родился в Гамбурге 3 февраля 1809. Его дед, философ Мозес Мендельсон, получил признание вопреки антиеврейским...полностью>>
'Документ'
труда 1 4 5 7 8 9 10 11 1 13 14 15 1 17 18 19 0 1 3 4 1 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 3 - - - - - - - - - - - - ...полностью>>

Программа дисциплины по кафедре Вычислительной техники Cхемотехника ЭВМ

Главная > Программа дисциплины
Сохрани ссылку в одной из сетей:

Тематика вопросов входного контроля

Студент должен знать:

- Теоретические основы построения ЭВМ (системы счисления, арифметические и логические операции, представление информации в ЭВМ, кодирование информации);

- Алгоритмизацию и программирование (основы алгоритмизации);

- Электронику и электротехнику (линейные и нелинейные электрические цепи, цифровая техника);

- Вычислительную математику.

Список вопросов входного контроля:

1. Опишите свойства источника напряжения.

2. Опишите свойства источника тока.

3. Какими параметрами характеризуется переменный ток.

4. Как определить действующее значение переменного тока.

5. Сформулируйте правила Кирхгофа.

6. Начертите схему делителя напряжения и приведите выражение для

U(вых)=F(R1,R2,U(вх)).

7. Начертите схему делителя напряжения с нагрузкой (активной) и

приведите выражение для U(нагрузки)=F(R1,R2,R(нагр),U(вх)).

8. Определите сопротивление двух резисторов R1 и R2,включенных

последовательно.

9. Определите сопротивление двух резисторов R1 и R2,включенных

параллельно.

10.Определите емкость двух конденсаторов, включенных последовательно.

11.Определите емкость двух конденсаторов, включенных параллельно.

12.Чему равно X(C) конденсатора C.

13.Чему равно X(L) катушки индуктивности L.

14.Приведите схему, математическое описание и временные диаграммы

работы дифференцирующей RC цепи.

15.Приведите схему, математическое описание и временные диаграммы

работы интегрирующей RC цепи.

16.Приведите ВАХ полупроводникового диода и отметьте на ней характерные участки.

17.Перечислите особенности характеристик диода Шотки.

18.Приведите ВАХ стабилитрона и отметьте характерные участки.

19.Приведите схему и основные соотношения для диодного ограничителя сигнала.

20.Приведите схему и основные соотношения для усилительного каскада с ОЭ.

21.Приведите схему и основные соотношения для усилительного каскада с ОК.

22.Приведите схему и основные соотношения для усилительного каскада с ОБ.

23.Какими основными параметрами характеризуются свойства транзистора.

24.Приведите схему и основные соотношения для насыщенного транзистора.

25.Приведите схему и основные соотношения для ненасыщенного транзистора.

26.Приведите структуру, схему включения, обозначение условное графическое

и описание работы полевого транзистора с индуцированным каналом Р типа.

27.Приведите структуру, схему включения, обозначение условное графическое

и описание работы полевого транзистора с индуцированным каналом N типа.

28.Приведите структуру, схему включения, обозначение условное графическое

и описание работы полевого транзистора с встроенным каналом Р типа.

29.Приведите структуру, схему включения, обозначение условное графическое

и описание работы полевого транзистора с встроенным каналом N типа.

30. Приведите структуру, схему включения, обозначение условное графическое

и описание работы полевого транзистора с управляющим переходом

и встроенным каналом N типа.

31. Приведите структуру, схему включения, обозначение условное графическое

и описание работы полевого транзистора с управляющим переходом

и встроенным каналом Р типа..

32. Приведите схемы и основные соотношения усилительного каскада с ОИ.

33. Приведите схемы и основные соотношения усилительного каскада с ОЗ.

34. Приведите схемы и основные соотношения усилительного каскада с ОС.

35. Приведите схему, расчетные соотношения и временные диаграммы

для автоколебательного мультивибратора.

36. Приведите схему, расчетные соотношения и временные диаграммы

для ждущего мультивибратора.

37. Приведите схему, расчетные соотношения и временные диаграммы

для триггера Шмидта.

38. Опишите аксиомы алгебры логики:

а) коммутативный (переместительный)

б) ассоциативный (сочетательный)

в) дистрибутивный (распределительный)

г) законы отрицания

д) законы двойственности (теоремы Де Моргана)

е) законы двойного отрицания

ж) закон поглощения

з) операция склеивания

и) операция обобщенного склеивания

40. Приведите таблицу истинности операции:

а) И-НЕ

б) ИЛИ-НЕ

в) сложения по модулю

г) исключительное ИЛИ

д) логическая равнозначность

е) логическая неравнозначность

41. Определите понятия « позиционная система счисления ».

42. Принцип и законы двойственности функций алгебры логики

43. Определите понятие « ТЕРМ ».

44. Определите понятие «CDHQ ».

45. Определите понятие «CKHQ ».

46. Что такое совершенно нормальная форма в базисе И-НЕ

47. Что такое совершенно нормальная форма в базисе ИЛИ-НЕ

48. Что такое конъюнктивный терм

49. Что такое дизъюнктивный терн

50. Определите понятия « минимальная нормальная форма ».

51. Карты Карно. Минимизация функций с помощью карт Карно.

52. Автомат Мили. Определение и структура.

53. Автомат Мура. Определение и структура.

54. Определение понятия « кодирование состояний автомата ».

55. Какие формы представления чисел вы знаете

56. Выполните сложение двух произвольных чисел в двоичном коде:

а) в прямом с фиксированной запятой

б) в дополнительном с фиксированной запятой

в) в прямом с плавающей запятой

г) в дополнительном с фиксированной запятой

Кратко опишите каждый этап выполнения операции

57. Выполните вычитание двух произвольных чисел в двоичном коде:

а) в прямом с фиксированной запятой

б) в дополнительном с фиксированной запятой

в) в прямом с плавающей запятой

г) в дополнительном с фиксированной запятой

58. Выполните умножение двух произвольных двоичных чисел

59. Выполните деление двух произвольных двоичных чисел

60. Выполните сложение двух произвольных двоичных чисел

61. Выполните вычитание двух произвольных двоичных чисел

  1. Текущий контроль знаний студентов

Текущий контроль осуществляется на лабораторных и практических занятиях путем решения задач, ответов на контрольные вопросы, защите лабораторных работ. Тематика практических и лабораторных работ приведена выше.

Список вопросов текущего контроля:

1. Приведите основные параметры базовых логических элементов серий К155,К133.

2. Приведите основные параметры базовых логических элементов серий К130,К131.

3. Приведите основные параметры базовых логических элементов серий К134,КР134.

4. Приведите основные параметры базовых логических элементов серии К555.

5. Приведите основные параметры базовых логических элементов серий К531,К530.

6. Приведите основные параметры базовых логических элементов серии К1533.

7. Приведите основные параметры базовых логических элементов серии К1530.

8. Приведите основные параметры базовых логических элементов серии К1531.

9. Приведите основные параметры базовых логических элементов серий К500,К100.

10. Приведите основные параметры базовых логических элементов серий К176,К164.

11. Приведите основные параметры базовых логических элементов серий К561,К564.

12. Приведите основные параметры базовых логических элементов серии К1561.

13. Приведите основные параметры базовых логических элементов серии К1564.

14. Приведите принципиальную схему базового логического элемента микромощной ТТЛ.

15. Приведите принципиальную схему базового логического элемента стандартной ТТЛ.

16. Приведите принципиальную схему базового логического элемента ТТЛ повышенного быстродействия.

17. Приведите принципиальную схему базового логического элемента микромощной ТТЛШ.

18. Приведите принципиальную схему базового логического элемента ТТЛШ повышенного быстродействия.

19. Приведите принципиальную схему базового логического элемента улучшенной микромощной ТТЛШ.

20. Приведите принципиальную схему базового логического элемента улучшенной ТТЛШ.

21. Приведите принципиальную схему базового логического элемента улучшенной ТТЛШ высокого быстродействия.

22. Приведите принципиальную схему базового логического элемента ИЛ.

23. Приведите принципиальную схему базового логического элемента ЭСЛ.

24. Приведите принципиальную схему базового логического элемента ЭЭСЛ.

25. Приведите принципиальную схему базового логического элемента МЭСЛ.

26. Приведите принципиальную схему базового логического элемента Р-МОП.

27. Приведите принципиальную схему базового логического элемента N-МОП.

28. Приведите принципиальную схему базового логического элемента КМОП.

29. Дешифраторы. Синтез, схемотехника, схемы включения.

30. Мультиплексоры. Схемотехника, схемы включения.

31. Схемы сравнения кодов и их применение.

32. Преобразователи кодов.

33. Сумматоры. Синтез и схемотехника.

34. Параллельные сумматоры с последовательным переносом.

35. Параллельные сумматоры с параллельным переносом. Синтез цепей ускоренного переноса.

36. Параллельные регистры.

37. Последовательные регистры.

38. Параллельно-последовательные регистры.

39. Последовательно-параллельные регистры.

40. Универсальные регистры.

41. Счетчики с последовательным переносом.

42. Счетчики с параллельным переносом.

43. Счетчики с предустановкой и параллельным переносом.

44. Реверсивные счетчики.

45. Синтез счетчиков.

46.Схемотехника запоминающих ячеек ОЗУ.

47. Структура ИМС ОЗУ.

48. Структура ИМС ПЗУ.

49. Схемотехника запоминающих ячеек ПЗУ и ППЗУ.

50. ПЗУ с YQ стиранием

51. ПЗУ с электрическим стиранием

52. FLASH – структуры и ПЗУ на их основе.

53. Запоминающие устройства динамического типа.

54. Организация модулей статических ОЗУ.

55. Организация модулей динамических ОЗУ.

56. Организация модулей ПЗУ.

57. ИМС усилителей-формирователей.

58. Буферные и согласующие ИМС.

59. Микросхемы генераторов и ждущих мультивибраторов.

60. ИМС преобразователей уровней.

61. Микросхемы систем индикации.

62. Классификация ИМС с программируемой структурой.

63. Программируемые матрицы логики классической (стандартной) структуры (PAL)

64. Универсальные PAL

65. Программируемые логические секвенсоры (PLS)

66. Макроматрицы (MACH - устройства).

67. Матричные таблицы (MAX - устройства)

68. FLASH – логика.

69. Гибкая логика FLEX.

70. Программируемые пользователем вентильные матрицы (FPGA).

  1. Выходной контроль знаний студентов

Дисциплина завершается зачетом, защитой курсового проекта и экзаменом. На экзамене проверяется степень усвоения студентами основных понятий дисциплины, их взаимосвязи, знание основ современных технологий проектирования и построения узлов и блоков ЭВМ.

Примерный состав экзаменационных вопросов:

  1. базовый элемент ТТЛ логики. Передаточная, входная и выходная характеристики. 4 схемы включения.

  2. генераторы на основе логических элементов. Схемы, временные диаграммы работы, объяснение принципов работы.

  3. элементы задержки и их применение.

  4. ждущий и перезапускаемый одновибратор на D-триггере. Схемы, временные диаграммы.

  5. сопряжение ТТЛ и КМОП.

  6. передача сигналов, помехи в сигнальных линиях и борьба с ними.

  7. последовательный и параллельный счетчики на JK-триггерах.

  8. последовательный и параллельный счетчики на D-триггерах.

  9. последовательный и параллельный счетчики на T-триггерах.

  10. последовательный и параллельный счетчики на RS-триггерах.

  11. компараторы.

  12. общий принцип обращения к внешнему устройству, цикл чтения, цикл записи.

  13. цикл чтение-пауза-запись, цикл только адресация, цикл блочной передачи.

  14. двоичные дешифраторы.

  15. приоритетные и двоичные шифраторы.

  16. статико-динамический триггер.

  17. мультиплексор и демультиплексор.

  18. сумматоры. Одноразрядный сумматор, последовательный сумматор, параллельный сумматор с последовательным переносом.

  19. сумматоры. Параллельный сумматор с параллельным переносом, сумматоры групповой структуры.

  20. последовательные регистры.

  21. параллельные регистры.

  22. универсальные регистры.

  23. основные сведения о счетчиках. Двоичные счетчики.

  24. двоично-кодированные счетчики с произвольным модулем.

  25. счетчики с недвоичным кодированием.

  26. основные структуры запоминающих устройств.

  27. запоминающие устройства. Классификация и основные параметры.

  28. запоминающие устройства типа ROM, PROM, EPROM, EEPROM.

  29. флэш-память.

  30. статические запоминающие устройства.

  31. динамические запоминающие устройства. Базовая структура, временные диаграммы.

  32. динамические запоминающие устройства повышенного быстродействия. FPM, EDORAM, BEDORAM, MDRAM.

  33. динамические запоминающие устройства повышенного быстродействия. SDRAM, RDRAM, DRDRAM, CDRAM.

  34. циклы регенерации динамических запоминающих устройств.

  35. FPGA.

  36. CPLD.

  37. программируемые логические матрицы и программируемая матричная логика.

  38. программируемые логические матрицы и программируемая матричная логика. Функциональные разновидности.

  39. СБИС программируемой логики смешанной архитектуры.

  40. СБИС программируемой логики типа «система на кристалле».

  41. контроллеры прямого доступа к памяти.

  42. контроллер прерываний. Общий принцип работы, временные диаграммы.

  43. RS-триггер.

  44. D-триггер.

  45. JK-триггер.

  46. T-триггер.

  47. преобразователи кодов.

  48. реверсивные счетчики.

10. Учебно-методическое обеспечение дисциплины

Основная литература

  1. Угрюмов Е. П. Цифровая схемотехника / Е. П. Угрюмов. – СПб. : БХВ–Петербург, 2001. – 528 с.: ил. (Сх-2)

Дополнительная литература

  1. Шило В. Л. Популярные цифровые микросхемы: справочник / В. Л. Шило. – М. : Радио и связь, 1987. – 352 с. (БФ-17)

  2. Сташин В. В. Проектирование цифровых устройств на однокристальных микроконтроллерах / В. В. Сташин, А. В. Урусов, О. Ф. Мологонцева. – М. : Энергоатомиздат, 1990. – 224 с. (З-73, Пр-10)

  3. Пухальский Г. И. Проектирование дискретных устройств на интегральных микросхемах: Справочник / Г. И. Пухальский, Т. Я. Новосельцева. – М. : Радио и связь, 1990. – 304 с. (З-71, С-50)

  4. Воробьёв Е. П. Интегральные микросхемы производства СССР и их зарубежные аналоги: Справочник / Е. П. Воробьёв, К. В. Сенин. – М. : Радио и связь, 1990. – 352 с. (З-52)

  5. Комолов Д. А. Системы автоматизированного проектирования фирмы Altera MAX+plus II и Quartus II. Краткое описание и самоучитель / Д. А. Комолов, Р. А. Мяльк, А. А. Зобенко, А. С. Филиппов. – М. : РадиоСофт, 2002. – 352 с. (Р-120)

  6. Антонов А. П. Язык описания цифровых устройств AlteraHDL. Практический курс / А. П. Антонов. – М. : РадиоСофт, 2002. – 224 с. (Р-133)

  7. Шевкопляс Б. В. Микропроцессорные структуры. Инженерные решения: Справочник / Б. В. Шевкопляс. – М. : Радио и связь, 1990. – 512 с. (БФ-18)

  8. Преснухин Л. Н. Расчёт элементов цифровых устройств / Л. Н. Преснухин, Н. В. Воробьёв, А. А. Шишкевич и др.; под ред. Л. Н. Преснухина. – М. : Высшая школа, 1991. – 526 с. (БФ-22)

  9. Полупроводниковые БИС запоминающих устройств: Справочник / В. В. Баранов, Н. В .Бекин, А. Ю. Гордонов и др.; под ред. А. Ю. Гордонова и Ю. Н. Дьякова. – М. : Радио и связь, 1987. – 360 с. (С-20)

  10. Нефедов А. В. Зарубежные интегральные микросхемы для промышленной аппаратуры: Справочник / А. В. Нефедов, А. М. Савченко, Ю. Ф. Феокистов; под ред. Ю. Ф. Широкова. – М. : Энергоатомиздат, 1989. – 288 с. (С-39)

  11. Петровский И. И. Логические ИС КР 1533, КР 1554: Справочник: в 2 частях / И. И. Петровский, А. В. Прибыльский. – М. : Бином, 1993. – Ч. 1. – 253 с. (С-70)

  12. Петровский И. И. Логические ИС КР 1533, КР 1554: Справочник: в 2 частях / И. И. Петровский, А. В. Прибыльский. – М. : Бином, 1993. – Ч. 2. – 496 с. (С-70)

  13. Большие интегральные схемы запоминающих устройств: Справочник / А. Ю. Городонов, В. В. Бекин, В. В. Циркин и др.; под ред. А. Ю. Гордонова и Ю. Н. Дьякова. – М. : Радио и связь, 1990. – 288 с. (З-11)

  14. Пучков Н. А. Зарубежные интегральные микросхемы и их отечественные аналоги: Справочник / Н. А. Пучков. – М. : Машиностроение, 1993. – 192 с. (З-75)

  15. Бирюков С. А. Цифровые устройства на интегральных микросхемах / С. А. Бирюков. – М. : Радио и связь, 1984. – 88 с. (Сх-5)

  16. Бойченко Е. В. Методы схемотехнического проектирования распределённых информационно–вычислительных микропроцессорных систем / Е. В. Бойченко, В. Г. Домрачев и др.; под ред. В. Г. Домрачева. – М. : Энергоатомиздат, 1988. – 128 с. (Сх-4)

  17. Гальперин М. В. Практическая схемотехника в промышленной автоматике / М. В. Гальперин. – М. : Энергоатомиздат, 1987. – 320 с. (Сх-3)

  18. Парфенов О. Д. Технология микросхем / О. Д. Парфенов. – М. : Высшая школа, 1977. – 256 с. (Сх-8)

  19. Схемотехника БИС постоянных запоминающих устройств / О. А. Петросян, И. Я. Козырь, Л. А. Коледов, Ю. А. Щетинин. – М. : Радио и связь, 1987. – 304 с. (Сх-9)

  20. Фути К. Языки программирования и схемотехника СБИС / К. Фути, Н. Судзуки; под ред. А. Б. Фролова. – М .: Мир, 1988. – 224 с. (Сх-7)

  21. Хорвиц П. Искусство схемотехники: В 3-х томах / П. Хорвиц, У. Хилл. – М. : Мир, 1993. – Т. 2. – 371 с. (Сх-6)

  22. Хорвиц П. Искусство схемотехники: В 2-х томах / П. Хорвиц, У. Хилл. – М. : Мир, 1986. – Т. 1. – 598 с. (Сх-10/1)

  23. Хорвиц П. Искусство схемотехники: В 2-х томах / П. Хорвиц, У. Хилл. – М. : Мир, 1986. – Т. 2. – 590 с. (Сх-10/2)

Методические указания

  1. Разработка функциональных узлов ЭВМ : методические указания по курсовому проектированию по дисциплине «Схемотехника ЭВМ» для студентов всех форм обучения по направлениям «Информатика и вычислительная техника»: 654600 – подготовка дипломированных специалистов; 522800 – подготовка бакалавров / сост. И. Н. Бурдинский. – Хабаровск : Изд-во Тихо-океан. гос. ун-та, 2007. – 16 с.

  2. Схемотехника ЭВМ : Методические указания по курсовому проектированию для студентов электронных специальностей / Сост. В. В. Агеев. – Хабаровск : Хабар. политехн.и-т, 1988. – 39 с. (50)

  3. Представление чисел в ЭВМ : методические указания к изучению курса «Организация ЭВМ и систем» для студентов всех форм обучения по направлениям «Информатика и вычислительная техника»: 654600 – подготовка дипломированных специалистов; 522800 – подготовка бакалавров / сост. И. Н. Бурдинский. – Хабаровск : Изд-во Тихоокеан. гос. ун-та, 2006. – 69 с. (43)

Дистанционные средства контроля знаний студентов

  1. Программный комплекс для тестирования студентов / И. Н. Бурдинский – ФГУП «ВНТИЦ». Зарегистрировано в национальном информационном фонде неопубликованных документов, инвентарный номер ВНТИЦ №50200300548. – 2003.

11. Материально-техническое обеспечение дисциплины

Отладочная плата фирмы Xilinx на базе FPGAVirtex-4 ML401/ML402/ML403, электронный осциллограф С2-81, генератор прямоугольных импульсов, программное обеспечение: Xilinx ISE, Modelsim.

12. Методические рекомендации по организации изучения дисциплины

Курс рассматривает основы схемотехники ЭВМ, основные понятия, технологии, используемые на современном этапе науки и техники.

Рассмотрение ведется на основе изучения отладочной платформы ML401/ML402/ML403, ПЛИС типа FPGA семейства Virtex-4.

В качестве практического применения используется ПЛИС Virtex-4, являющиеся одной из наиболее широко применяемых в мире в настоящее время.

На лабораторных работах значительное внимание уделяется проектированию и отладке узлов и блоков ЭВМ.

На практических занятиях значительное внимание уделяется синтезу и моделированию работы узлов и блоков ЭВМ. На практических занятиях по всем темам рассматривается достаточное число примеров и задач индивидуально с использованием средств вычислительной техники.

Программа рассчитана на 204 часа.

Программа составлена в соответствии с государственными образова­тельными стандартами высшего профессионального образования по на­правлениям подготовки (специальностям) в области техники и технологии.

Организация самостоятельной работы

Самостоятельная работа предполагает, что:

  1. отдельные темы могут быть отнесены на самостоятельное изучение;

  2. на практических занятиях задаются домашние задания, которые проверяют усвоение методов и приемов решения задач;

  3. теоретическая подготовка к лабораторным работам с использованием методических указаний может осуществляться дома самостоятельно.

Глоссарий

2D — структура ЗУ с однокоординатной выборкой слов путем возбуждения линии выборки от дешифратора адреса.

2DM — структура ЗУ (модификация структуры 2D), в которой слова выби­раются поэтапно — вначале выбираются "длинные" слова с помощью де­шифрации одной части адреса, а затем из них слова нужной разрядности с помощью дешифрации другой части адреса.

3D — структура ЗУ с двухкоординатной выборкой запоминающих элементов на пересечении двух линий выборки, возбуждаемых выходами двух дешиф­раторов адреса.

A

Автомат Мура — автомат с памятью, выходные сигналы которого зависят только от состояния автомата.

Адресация абсолютная — адресация, при которой ячейке памяти или внеш­нему устройству соответствует один-единственный адрес.

Адресация неабсолютная — адресация, при которой ячейке памяти или внешнему устройству соответствует некоторая зона адресов.

Адресное ЗУ — ЗУ, в котором доступ к единицам хранения информации осуществляется по их адресу (местоположению в памяти).

Адресное пространство — диапазон адресов, к которым может обращаться процессор.

Асинхронные установочные входы — входы сброса и установки триггеров, действие которых не зависит от тактирования и доминирует над воздейст­виями других входов.

Ассоциативное ЗУ (САМ, Content Addressable Memory) — ЗУ, в котором дос­туп к единицам хранения информации осуществляется не по их адресу, а по специальному признаку (ключу).

Б

Базовый матричный кристалл (БМК) — полузаказная БИС/СБИС, содержа­щая нескоммутированные схемные элементы, основа для создания требуе­мого устройства путем реализации межсоединений элементов методом ма­сочного программирования металлизации.

Бесканальный БМК — базовый матричный кристалл, внутренняя область которого сплошь заполнена базовыми ячейками и не содержит свободных каналов, заранее отведенных для трассировки (этот тип БМК называют кри­сталлами типа "море вентилей" или "море транзисторов").

БМК блочной структуры — базовый матричный кристалл, содержащий спе­циализированные области (логической обработки, памяти, реализации от­дельных операций и т. п.).

Библиотека функциональных ячеек — совокупность функциональных ячеек, используемых при проектировании на основе БМК, создается при его раз­работке.

Быстрый страничный доступ (FPM, Fast Page Mode) — ускоренный доступ к данным в динамических ЗУ, возможный при условии "кучности" их адресов, когда запрашиваемые данные принадлежат одной и той же странице (строке матрицы запоминающих элементов).

В

Вектор прерывания — сведения о местоположении в памяти подпрограммы обслуживания данного прерывания, пересылаемые в процессор источником запроса прерывания или контроллером прерываний.

Векторное прерывание — прерывание, для обслуживания которого требуется передать в процессор вектор прерывания.

Вентильная матрица (ВМ) — синоним понятия БМК (см. выше).

Вес кодовой комбинации — число единиц в разрядах данной комбинации.

Видеопамять — ЗУ с последовательным цикличным доступом к словам и периодом цикла, соответствующим процессу сканирования монитора элек­тронными лучами.

Витая пара — одна из распространенных конструкций линий передачи сиг­налов, представляющая собою два скрученных провода.

Волновое сопротивление — параметр линии передачи сигналов, трактуемой ПК "длинная линия".

Время выдержки (Hold Time) — (1) для триггера — интервал времени после поступления синхросигнала, в течение которого входные информационные сигналы должны оставаться неизменными; (2) — в более общем смысле для двух сигналов А и В это интервал времени между началом сигнала А и окончанием сигнала В (это время называют также временем удержания).

Время предустановки (Set-Up Time) — (1) для триггера — интервал времени до поступления синхросигнала, в течение которого входные информацион­ные сигналы должны оставаться неизменными; (2) — в более общем смысле для двух сигналов А и В это интервал времени между началом сигнала А и началом сигнала В.

Д

Двоичный дешифратор — устройство, преобразующее двоичный код в код "1 из N".

Двоичный счетчик — счетчик, модуль счета которого равен целой степени числа 2, а состояния кодируются двоичными числами.

Двунаправленный вывод — вывод, который в зависимости от программиро­вания может быть использован как вход или выход микросхемы. Двухпортовое ЗУ — ЗУ, в котором возможны одновременное чтение по од­ному адресу и запись по другому.

Демультиплексор — устройство, передающее входную величину в один из нескольких выходных каналов в зависимости от адресующего входного кода.

Динамическая реконфигурация (Run-Time Reconfiguration) — быстрая смена настроек в схемах программируемой логики, ориентированных на использо­вание в аппаратуре с многофункциональным использованием одних и тех же ИС.

Длинная линия — (1) линия, время распространения сигнала в которой со­измеримо с длительностью фронтов передаваемых импульсов, что требует согласования волновых сопротивлений в тракте передачи сигналов; (2) не­прерывная линия межсоединений, проходящая по всей длине или ширине кристалла БИС/СБИС программируемой логики для быстрой передачи сиг­налов на большие расстояния.

ДНФ — дизъюнктивная нормальная форма представления логической функ­ции, дизъюнкция конъюнктивных термов.

ДОЗУ (DRAM) — динамическое оперативное ЗУ, запоминающими элемен­тами которого являются конденсаторы.

Дребезг контактов — последствия упругих свойств механических контактов, приводящие к появлению серий переключений вместо одного при одно­кратном изменении положения контакта.

З

Зернистость (Granularity) — характеристика логических блоков БИС/СБИС программируемой логики, связанная со степенью их сложности.

И

Информационная емкость ЗУ – максимальный объем хранимой ЗУ инфор­мации.

Интерфейс — совокупность аппаратных и программных средств, унифицирующих процессы обмена между модулями системы.

Интерфейс с общей шиной — интерфейс, в котором адреса ячеек памяти и внешние устройства имеют общее адресное пространство.

Интерфейс с раздельной шиной — интерфейс, в котором для адресов внешних устройств имеется отдельное адресное пространство.

К

Канал трассировки — свободная зона на кристалле БМК, выделенная для реализации межсоединений ячеек.

Канальный БМК — базовый матричный кристалл, в конструкции которого предусмотрены определенные каналы трассировки.

Код — совокупность кодовых комбинаций, используемых для представления информации. Этот же термин используется в качестве синонима понятия "кодовая комбинация" в тех случаях, когда это не может вызвать каких-либо недоразумений.

Код "1 из N" — код, в кодовых комбинациях которого один разряд активен, а все остальные пассивны. Кодирование этим способом в английской тер­минологии именуется ОНЕ, One-Hot Encoding. Активным может считаться значение логической 1 или логического 0.

Код Грея — код, в котором соседние кодовые комбинации отличаются друг от друга только в одном разряде.

Код Хемминга — код, кодовые комбинации которого содержат несколько контрольных разрядов для проверки на четность/нечетность весов опреде­ленных групп разрядов. Обладает свойствами не только обнаружения, но и исправления ошибок единичной кратности.

Кодовая комбинация — набор из символов принятого алфавита.

Командный цикл — интервал времени, соответствующий выполнению одной команды программы.

Комбинационная цепь — схема, установившиеся значения выходных сигналов которой зависят только от текущих значений входных сигналов.

Компаратор (цифровой) — устройство, определяющее отношения между двумя словами.

Конвейеризация — способ повышения частоты тактирования в тракте обра­ботки данных, для реализации которого комбинационные цепи тракта раз­биваются на ступени.

Контроллер ПДП — контроллер прямого доступа к памяти, устройство, управляющее обменом данными между памятью и внешними устройствами без участия процессора.

Контроль по четности/нечетности — контроль с проверкой четности/нечет­ности веса кодовых комбинаций. Обладает свойством обнаружения ошибок единичной кратности.

Контрольный разряд — дополнительный разряд, вводимый в информацион­ное слово для обеспечения четности/нечетности его веса или веса отдель­ных групп разрядов при контроле по модулю два или с помощью кода Хем­минга.

Конфигурируемый логический блок (Configurable Logic Block) — логический блок микросхем программируемой логики, настраиваемый (программи­руемый) на воспроизведение требуемых функций.

Коэффициент отражения — отношение амплитуды отраженной волны к ам­плитуде падающей волны в концах длинной линии.

Кратность ошибки — число неверных разрядов в данной кодовой комбинации.

Кратчайшая ДНФ — дизъюнктивная нормальная форма представления пе­реключательной функции, содержащая минимальное число конъюнктивных термов.

Кэш-память — особо быстродействующая память, хранящая копии инфор­мации, используемой в текущих операциях обмена с процессором.

Кэш-память наборно-ассоциативного типа — вариант кэш-памяти, промежу­точный относительно вариантов с полной ассоциацией и прямым размеще­нием.

Кэш-память с полной ассоциацией — ассоциативная кэш-память с произ­вольной загрузкой данных.

Кэш-память с прямым размещением — кэш-память, в которой одна или не­сколько страниц основной памяти строго соответствуют одной строке кэш-памяти.

Кэш первого уровня (L1) — внутрипроцессорная кэш-память, размещенная на одном кристалле с процессором.

Кэш второго уровня (L2) — кэш-память, расположенная вне кристалла, на котором размещен процессор. Емкость кэш-памяти второго уровня, как правило, превышает емкость кэш-памяти первого уровня.

Л

ЛИЗМОП — МОП-транзистор с лавинной инжекцией заряда. Имеет "плавающий затвор", т. е. изолированную область над каналом, в которой можно создавать или не создавать электрический заряд, отображая тем са­мым логические состояния 1 и 0. Кроме того, может иметь или не иметь обычный управляющий затвор (варианты "с плавающим затвором" и "с двойным затвором").

Литерал — литерал логической переменной, т. е. либо сама переменная, ли­бо ее инверсия.

М

Магистрально-модульная структура — структура микропроцессорной систе­мы, в которой к одним и тем же шинам подключаются различные модули.

Мажоритарный элемент — логический элемент с нечетным числом входов, выходная величина которого определяется тем, какие сигналы (0 или 1) со­ставляют большинство среди входных сигналов.

Маскирование запросов — воздействие на сигналы запросов прерывания, прямого доступа к памяти и др., запрещающее обслуживание этих запросов.

Масочное программирование — запись данных в ПЗУ или задание межсо­единений в БМК, осуществляемые при производстве кристаллов методами интегральной технологии (с помощью шаблонов металлизации).

Матричная базовая ячейка — базовая ячейка внутренней области БМК, предназначенная для реализации на ее основе функциональных ячеек.

Машинный цикл — интервал времени, составляющий часть командного цикла, соответствующий в основном обращению процессора к памяти или внешнему устройству и передаче байта (слова) в процессор или из него.

Метастабильное состояние — аномальное состояние триггера, в котором он длительное время находится вблизи равновесного состояния. Вызывается нарушением условий предустановки и выдержки информационных сигнал о и относительно тактирующего или другими факторами, вводящими триггер в режим, близкий к равновесному (симметричному).

Микроконтроллер — однокристальная микроЭВМ, ориентированная на вы­полнение относительно простых алгоритмов управления техническими объ­ектами и технологическими процессами.

Микропроцессор — реализованное на одном или нескольких кристаллах программно-управляемое устройство, осуществляющее процесс обработки информации и управление им.

Микропроцессорный комплект БИС — набор микросхем, пригодных для совместного применения при построении микропроцессорной системы.

Микропроцессорная система — система, в которой реализован законченный процесс выполнения заданной программы, содержащая в качестве основных блоков (модулей) процессор, память, внешние устройства и интерфейсные схемы.

Минимальное кодовое расстояние — минимальное кодовое расстояние между двумя любыми кодовыми комбинациями, принадлежащими данному коду.

Минимизация логических функций — такое преобразование логических функций, которое упрощает их в смысле заданного критерия.

МНОП — транзистор со структурой "металл-нитрид-оксид-полупроводник", в котором при программировании можно создавать или устранять заряд на границе слоев "нитрид-оксид", отображая тем самым логические состояния (О и 1).

Модуль счета — число состояний, которое может иметь счетчик, т. е. ем­кость счетчика.

Мультиплексор — схема, передающая на выход одну из нескольких входных величин под управлением адресующего кода.

О

Однофазная синхронизация — система синхронизации, в которой на все элементы памяти (триггеры) подаются одни и те же тактирующие сигналы.

Операция монтажной логики — логическая операция, реализуемая путем со­единения в одной точке выходов нескольких логических элементов с откры­тым коллектором или эмиттером.

Организация ЗУ — параметр ЗУ, выражаемый произведением максимально возможного числа хранимых слов на их разрядность.

Основная память — память, работающая в режиме оперативного обмена данными с процессором и, в отличие от кэш-памяти, хранящая весь объем требуемых для этого данных. В ЭВМ в качестве основной используется, как правило, память динамического типа.

Открытый коллектор — тип выходной цепи логических элементов, один из вариантов выходных цепей, допускающих подключение к магистрали. Мо­жет быть использован для реализации операций монтажной логики.

П

Параллельный периферийный адаптер (Parallel Peripheral Interface) — устрой­ство, обслуживающее обмен параллельными данными между процессором и внешними устройствами.

Перекрестная помеха — помеха, порождаемая взаимным влиянием близле­жащих сигнальных линий.

Периферийное сканирование (Boundary Scan Testing) — тестирование БИС/СБИС по интерфейсу JTAG.

Полиномиальный счетчик — сдвигающий регистр с линейными обратными связями, т. е. связями, реализованными с помощью элементов сложения по модулю два. Используются в качестве генераторов псевдослучайных после­довательностей.

Полностью заказная БИС/СБИС — микросхема, которая целиком проекти­руется по конкретному заказу и изготовляется с помощью индивидуального набора фотошаблонов для всех этапов процесса производства.

Полузаказная БИС/СБИС — микросхема, которая реализуется с использо­ванием стандартного полуфабриката (БМК), требуемое функционирование которого обеспечивается индивидуальными операциями только на заключительных этапах процесса производства. Для изготовления такой микросхемы нужен существенно уменьшенный набор фотошаблонов (в сравнении с тре­бованиями изготовления полностью заказных БИС/СБИС).

Порождающая функция — функция, реализуемая настраиваемым логическим модулем, когда все его входы используются как информационные, т. е. для подачи на них аргументов.

Порт тестирования (Test Access Port) — четыре (или пять) специально выде­ленных для тестирования по интерфейсу JTAG вывода БИС/СБИС.

Приоритетный шифратор — устройство, вырабатывающее двоичный номер старшего из имеющихся на входах запросов (прерывания, прямого доступа к памяти и др.).

Программируемость в системе (In System Programmable) — свойство БИС/СБИС программируемой логики конфигурироваться непосредственно в системе, т. е. без изъятия из схемы.

Программируемая логическая матрица (Programmable Logic Array) — микро­схема для реализации системы переключательных функций, представленных в ДНФ и составляемых из единого набора конъюнктивных термов. Основа ПЛМ — последовательно включенные программируемые матрицы элемен­тов И и ИЛИ.

Программируемая матричная логика (Programmable Array Logic) — микросхе­ма для реализации системы переключательных функций, представленных в ДНФ, каждая из которых составляется из индивидуального набора относи­тельно небольшого числа конъюнктивных термов. Основа ПМЛ — последо­вательное включение программируемой матрицы элементов И и фиксиро­ванной матрицы элементов ИЛИ.

Программируемый интервальный таймер (Programmable Interval Timer) микросхема, выполняющая в системе операции, связанные с временами, частотами и интервалами.

Программируемый контроллер прерываний (Programmable Interrupt Controller) — микросхема, обслуживающая векторные прерывания по запросам множества источников. Реализует разнообразные способы арбитража и мас­кирования запросов.

Программируемый связной адаптер (Programmable Communication Inter­face) — микросхема, обслуживающая обмен данными между процессором и внешним устройством, оперирующим последовательными данными. Выпол­няет преобразования параллельных данных в последовательные и наоборот и необходимые интерфейсные функции.

Проектирование методом "стандартных ячеек" — проектирование БИС/СБИС, изготовляемых с помощью полного набора фотошаблонов, фрагменты которых могут заимствоваться из библиотеки готовых решений.

Псевдослучайная последовательность — детерминированная и, как правило, циклическая последовательность, состоящая из нулей и единиц, характери­стики которой близки к характеристикам истинно случайной последова­тельности.

Р

Радиальное прерывание — прерывание, местоположение подпрограммы об­служивания которого заранее известно и передача в процессор сведений о нем не требуется.

Разделение термов — применяемый в микросхемах программируемой логики типа ПМЛ прием, благодаря которому тракты выработки воспроизводимых функций могут заимствовать друг у друга термы, сформированные в матрице элементов И.

Реверсивный счетчик — счетчик, направление счета в котором может изме­няться под воздействием управляющего сигнала.

Регенерация данных — необходимый для динамических ЗУ режим восста­новления хранимых данных, периодическая реализация которого предот­вращает потерю информации вследствие перезаряда запоминающих конден­саторов токами утечки.

Регистр — типовой функциональный узел цифровых устройств, выполняю­щий операции приема, хранения и выдачи данных, причем прием и выдача могут осуществляться для параллельных и/или последовательных данных.

Регистровый файл — запоминающее устройство, реализованное на основе набора регистров.

Резистор-терминатор — резистор, имеющий сопротивление, равное волно­вому сопротивлению линии передачи сигнала, включаемый в ее конце для подавления отраженных волн.

Репрограммируемое ПЗУ с ультрафиолетовым стиранием (РПЗУ-УФ, EPROM, Electrically Programmable Read-Only Memory) — запоминающее устройство, в котором перед записью новой информации старая стирается с помощью облучения кристалла ультрафиолетовыми лучами на специальном стенде в течение довольно длительного времени.

Репрограммируемое ПЗУ с электрическим стиранием (РПЗУ-ЭС, EEPROM, Electrically Erasable Programmable Read-Only Memory) — запоминающее уст­ройство, в котором перед записью новой информации старая стирается с помощью электрических сигналов, что может быть осуществлено без изъя­тия ЗУ из схемы устройства.

С

Самовосстановление после сбоя — свойство автомата входить в рабочий цикл после попадания в "лишние" (неиспользуемые) состояния без воздействия специальных сигналов установок.

Свертка по модулю — сложение по модулю значений разрядов кодовой ком­бинации.

Сегментированная система межсоединений — система коммутации, свойст­венная главным образом схемам FPGA, в которой линии связей составляют­ся из отдельных сегментов, т. е. проводящих участков, не содержащих про­граммируемых ключей. Сами сегменты соединяются друг с другом програм­мируемыми ключами.

Семисегментный индикатор — индикатор для визуального восприятия сим­волов, в котором эти символы отображаются с помощью семи отрезков прямых (сегментов).

Синдром ошибки — слово, составленное из разрядов, значения которых оп­ределяются результатами проверок групп, входящих в кодовые комбинации кода Хемминга. Синдром указывает номер неверного разряда, подлежащего исправлению.

Синхронизатор одиночных импульсов — схема выработки по команде оди­ночного импульса, принадлежащего тактовой последовательности системы.

Синхронный автомат — автомат, элементы памяти которого принимают ин­формацию только в определенные моменты времени, задаваемые синхро­сигналами.

Системный интерфейс — интерфейс межмодульного обмена в пределах мик­ропроцессорной системы.

Системный эквивалентный вентиль — единица измерения сложности про­граммируемых БИС/СБИС. Определение "системный" означает, что через число таких эквивалентных вентилей выражаются и сложности блоков, не относящихся к числу логических, прежде всего блоков памяти.

Сквозной ток — кратковременный импульс тока потребления микросхемы, характерный для элементов ТТЛ(Ш) и КМОП и возникающий при их пере­ключении.

Совершенная дизъюнктивная нормальная форма (СДНФ) — форма представ­ления переключательных (логических) функций, дизъюнкция конъюнкций одинаковой размерности, включающих литералы всех аргументов.

Статическая помехоустойчивость — устойчивость к воздействию помех, дли­тельность которых не ограничивается. Определяется амплитудами таких по­мех, не нарушающих работу элемента.

Статический риск — кратковременные "ложные" сигналы, появляющиеся в переходных процессах на выходах схем в ситуациях, в которых согласно логическим уравнениям выходные сигналы должны оставаться неизменны­ми. Возникают как следствие задержек сигналов в цепях схемы.

Статическое ОЗУ (SRAM) — оперативное запоминающее устройство, осно­вой запоминающего элемента которого является триггер. Отличается высо­ким быстродействием.

Страничная организация памяти — организация памяти, при которой адрес ячейки рассматривается как состоящий из двух частей, причем старшая часть указывает на страницу (субмодуль), а младшая является адресом слова на данной странице (в данном субмодуле).

Схема ускоренного умножения — в данном контексте схема, реализующая алгоритм умножения "сразу на два разряда".

Счетчик — автономный автомат, который под действием входных (такти­рующих) сигналов переходит из одного состояния в другое, фиксируя по модулю в том или ином коде число поступивших на его вход сигналов, т. е. автомат с кольцевой диаграммой состояний.

Счетчик асинхронный — счетчик, разряды которого при переходе в новое состояние формируются не одновременно.

Счетчик Джонсона (счетчик Мебиуса, сдвигающий регистр с перекрестной обратной связью) — счетчик, работающий в коде Либау-Крейга.

Счетчик синхронный — счетчик, разряды которого при переходе в новое со­стояние переключаются одновременно под воздействием входного (тактирующего) сигнала.

Т

Табличный функциональный преобразователь (LUT, Look-Up Table) — логи­ческий блок программируемых БИС/СБИС, реализованный на основе схем программируемой памяти.

Тег — дополнительные данные, сопровождающие хранимую в кэш-памяти единицу информации и определяющие, копией содержимого какой ячейки основной памяти является эта единица информации.

Терм — в данной книге под этим термином понимается конъюнктивный терм, т. е. логическое произведение переменных (их прямых или инверсных значений).

Третье состояние — состояние "отключено", в котором выход логического элемента практически отсоединяется от нагрузки. Элементы с тремя состоя­ниями выхода (0, 1 и "отключено") могут подключаться к магистралям сис­тем с магистрально-модульной структурой.

Триггер — элементарный автомат, содержащий элемент памяти с емкостью один бит и схему управления записью в этот элемент памяти.

Триггер асинхронный — триггер, воспринимающий воздействия информаци­онных входных сигналов непосредственно в моменты их изменений.

Триггер-защелка — триггер типа D, имеющий режим "прозрачности" при одном уровне управляющего сигнала и режим хранения при другом.

Триггер синхронный — тактируемый триггер, воспринимающий воздействия информационных сигналов только при разрешении их приема специальным тактовым сигналом.

Триггер, управляемый уровнем — триггер, для которого сигналом разрешения приема информации является тот или иной уровень управляющего (тактирующего) сигнала. Такой триггер называют также синхронным триг­гером со статическим управлением.

Триггер, управляемый фронтом — триггер, для которого сигналом разреше­ния приема информации является перепад управляющего (тактирующего) сигнала. Такой триггер называют также синхронным триггером с динамиче­ским управлением.

Триггер D — синхронный триггер с одним информационным входом, при­нимающий состояние, соответствующее входному сигналу, по разрешению тактирующего сигнала.

Триггер JK — триггер, имеющий информационные входы установки и сбро­са, а также режим счетного триггера.

Триггер RS — триггер, имеющий информационные входы установки и сброса. Турбо-бит — бит, программированием которого в схемах выбирается один из двух режимов — более быстродействующий (при повышении потребляе­мой схемой мощности) или менее быстродействующий (более экономичный по потребляемой мощности).

У

Универсальный логический модуль — устройство, воспроизводящее любую функцию заданного числа аргументов.

Ф

Фиксированный приоритет — приоритет, присвоенный данному запросу (входу) и не изменяющийся в процессе работы системы.

Флэш-память — высококачественная репрограммируемая память на элемен­тах типа EEPROM, в которой стирание данных производится электрически­ми сигналами для всего кристалла либо для отдельных блоков (симметричных или несимметричных).

Функциональная ячейка — типовое схемное решение, входящее в состав библиотеки БМК и реализуемое на основе одной или нескольких базовых ячеек кристалла.

Функции возбуждения триггера — функции, определяющие такие воздейст­вия на триггеры автомата, которые переводят автомат из одного состояния в другое согласно требуемому графу переходов.

Функция генерации — вспомогательная функция, используемая при синтезе сумматоров и некоторых других устройств, в которых используются сигналы переноса. Принимает единичное значение для тех разрядов или групп раз­рядов, на выходах которых сигнал переноса возникает независимо от нали­чия или отсутствия входного переноса.

Функция прозрачности — вспомогательная функция, используемая при син­тезе сумматоров и некоторых других устройств, в которых используются сигналы переноса. Принимает единичное значение для тех разрядов или групп разрядов, на выходах которых сигнал переноса возникает только при наличии входного переноса.

Ц

Цикл ЗУ — минимальный интервал времени между соседними однотипны­ми обращениями к ЗУ. Соответственно типу обращения различают циклы чтения, записи и др.

Циклический (круговой) приоритет — порядок обслуживания запросов (прерывания, прямого доступа к памяти и др.), для которого источники за­просов равноправны. Равноправность источников запросов достигается тем, что их приоритеты изменяются при работе системы — после обслуживания источник получает низший приоритет, который постепенно повышается по мере обслуживания других источников запросов.

Э

Эквивалентный вентиль — группа схемных элементов, соответствующая воз­можности реализации на ней функции вентиля (чаше всего 2И-НЕ, 2ИЛИ-НЕ). Понятие "Эквивалентный вентиль" используется при оценке сложности (уровня интеграции) БМК и БИС/СБИС программируемой логики.

Энергонезависимость — свойство запоминающего устройства сохранять ин­формацию при отключении питающих напряжений.

Я

Ячейки периферийного сканирования (Boundary Scan Cells) — дополнитель­ные схемы в составе БИС/СБИС, обеспечивающие реализуемость их тести­рования по интерфейсу JTAG.

Словарь терминов

AHDL — язык описания аппаратуры фирмы Altera.

ASICs Application Specific Integrated Circuits — специализированные ИС, изготовляемые тем или иным способом по индивидуальному техническому заданию (для конкретного проекта).

BEDORAM Burst Extended Data Out RAM — вариант динамических ОЗУ, близкий к EDORAM и отличающийся от него пакетным доступом к дан­ным, позволяющим сократить цикл обращения внутри пакета.

BSCs Boundary Scan Cells — см. Ячейки периферийного сканирования.

BSTYLE="Boundary Scan Testing — см. Периферийное сканирование.

CDRAM Cached DRAM — динамическое ОЗУ повышенного быстродейст­вия, достигаемого путем кэширования.

Clock Boost — умножение частоты тактовых импульсов, одна из функций, выполняемых блоками PLL.

Clock Lock — коррекция временного положения тактовых импульсов, одна из функций, выполняемых блоками PLL.

Clock Skew — временной сдвиг тактового импульса относительно заданного положения, вызванный паразитными задержками в цепях тактирования.

CPLD Complex PLD — БИС/СБИС программируемой логики, структура которой представляет собою совокупность блоков типа PAL или GAL, объе­диненных матрицей программируемых соединений. Программируется поль­зователем.

DRDRAMDirect RDRAM — вариант динамического ОЗУ высокого быст­родействия типа RDRAM, в котором сокращено характерное для RDRAM запаздывание при доступе к первому слову пакета данных (латентность).

EDIF Electronic Design Interchange Format — формат обмена проектов при разработке электронных схем. Список цепей в этом стандарте может быть получен из описаний проекта на языках VHLD или Verilog HDL с помощью стандартных программ. Файлы в формате EDIF могут формироваться паке­тами программных средств ряда САПР для целей моделирования с помо­щью стандартного пакета моделирования EDIF.

EDORAM Extended Data Out RAM — вариант динамического ОЗУ повы­шенного быстродействия, представляющий собою развитие структуры типа FPM, состоящее в фиксации строки данных в статическом регистре с целью ускорения считывания данных, принадлежащих этой строке.

FIFO _ First-In First-Out — ЗУ с последовательным доступом к данным типа "очередь" (по правилу "первый вошел — первый вышел").

FPGA Field Programmable Gate Array — БИС/СБИС программируемой логики, структура которой представляет собой матрицу программируемых логических блоков, между строками и столбцами которой реализованы программируемые соединения. Программируется пользователем.

FPM Fast Page Mode — см. Быстрый страничный доступ.

HLD Hardware Description Language — язык описания аппаратуры.

Hit — сигнал "попадание" в схемах кэш-памяти, свидетельствующий о нали­чии запрашиваемой единицы информации в этой памяти.

ISP In-System Programmable — см. Программируемость в системе.

JEDEC Joint Electronic Device Engineering Council — объединенный инже­нерный совет по электронным устройствам, в области программируемой логики обозначает текстовый файл, содержащий информацию о программи­ровании схемы в стандартной форме JEDEC.

JTAG Joint Test Action Group — объединенная группа по вопросам тести­рования, по имени которой названы методы тестирования БИС/СБИС без физического доступа к каждому их выводу и программирования микросхем программируемой логики с помощью JTAG-интерфейса.

LIFO Last-In Fist-Out — ЗУ с последовательным доступом к данным стекового типа (по правилу "последний вошел — первый вышел").

LUT Look Up Table — см. Табличный функциональный преобразователь.

МАХ + PLUS II —• пакет программных средств для проектирования БИС/СБИС программируемой логики фирмы Altera.

MDRAMMultibank DRAM — многобанковая динамическая память, вариант повышения быстродействия ЗУ с помощью разбиения памяти на части (банки), что при кучности адресов последовательных обращений к памяти позволяет обращаться к банкам поочередно. Поочередное обращение к раз­ным банкам позволяет повысить частоту обращений к памяти, т, к, для каждого из банков частота обращений окажется пониженной, и банки получат дополнительное время для подготовки к очередному циклу обращений к ним.

ОТР One-Time Programmable — "однократно программируемая", опреде­ление относится к микросхемам памяти типа РПЗУ-УФ, корпус которых для удешевления не имеет прозрачного окна для стирания данных путем воздействия на кристалл ультрафиолетовым облучением. В таких ЗУ можно произвести лишь однократное программирование путем необратимого заря­да плавающих затворов запоминающих транзисторов.

PAL Programmable Array Logic — см. Программируемая матричная логика.

PLA Programmable Logic Array — см. Программируемая логическая мат­рица.

PLD Programmable Logic Device — общее наименование для схем PAL и PLA.

PLL Phase Locked Loop — схема следящей системы с чувствительным элементом, реагирующим на разность фаз импульсных последовательностей, используемая для управления временными параметрами синхросигналов цифровых устройств.

PREPProgrammable Electronics Performance Corporation — консорциум компаний, предложивший набор эталонных схем и методику оценки слож­ности БИС/СБИС программируемой логики.

RDRAMRambus DRAM — динамическое ОЗУ высокого быстродействия, разработанное фирмой Rambus и отличающееся высоким темпом передачи данных внутри пакета при относительно больших значениях времени досту­па к первому слову пакета.

SDRAMSynchronous DRAM — синхронное ОЗУ динамического типа вы­сокого быстродействия, в котором высокий темп передачи данных обеспе­чивается конвейерной организацией тракта передачи, тактируемого от синхросигналов, общих для процессора и памяти. Широко применяется в современных компьютерах.

SOC System On Chip — БИС/СБИС программируемой логики высшего уровня сложности, на которой можно реализовать целую систему, т. е. совокупность разных модулей, образующих целостную систему обработки ин­формации.

SOI Silicon On Insulator — технология интегральных схем, обеспе­чивающая минимальность паразитных параметров схемы, что, в конечном счете, приводит к улучшению ее технических характеристик.

StrataFlash — запоминающее устройство типа Флэш с запоминанием двух битов в одном запоминающем элементе с помощью многоуровневого заряда плавающих затворов ЛИЗМОП транзисторов.

ТАР — Test Access Port — см. Порт тестирования.

UART — Universal Asynchronous Receiver — Transmitter — программируемый связной адаптер, реализующий асинхронные протоколы передачи последо­вательных данных.

Verilog HDL — язык описания аппаратуры фирмы Cadence. Наряду с язы­ком VHDL относится к самым популярным языкам описания аппаратуры высокого уровня.

VHDLVery-High-Speed Hardware Description Language — язык описания аппаратуры, стандарт IEEE, по-видимому, наиболее популярный язык опи­сания аппаратуры высокого уровня.

ХАСТ — пакет программных средств для проектирования БИС/СБИС про­граммируемой логики фирмы Xilinx.



Скачать документ

Похожие документы:

  1. Программа по кафедре Вычислительной техники основы Cхемотехники ЭВМ

    Программа
    Программа разработана в соответствии с требованиями государственного образовательного стандарта, предъявляемыми к минимуму содержания дисциплины и в соответствии с примерной программой дисциплины, утвержденной департаментом образовательных
  2. Отчет о результатах самообследования физико-технического факультета по состоянию на 01. 06. 2008 года

    Публичный отчет
    5.5 Результаты опросов общественного мнения студентов, преподавателей, потенциальных работодателей о качестве предоставляемых образовательных услуг, организации учебного процесса,
  3. Учебная программа дисциплины схемотехника © бгу (Электронный документ)

    Программа дисциплины
    Настоящий руководящий документ (учебная программа дисциплины) не может быть тиражирован и распространен без разрешения Белорусского государственного университета
  4. Республики Беларусь «24» (1)

    Пояснительная записка
    В.В. Баранов – профессор кафедры электронной техники и технологий Белорусского государственного университета информатики и радиоэлектроники, доктор технических наук.
  5. Введение в специальность (3)

    Пояснительная записка
    А.Н. Осипов, доцент кафедры электронной техники и технологии Учреждения образования «Белорусский государственный университет информатики и радиоэлектроники»,

Другие похожие документы..